В областта на електрониката най-важната концепция, върху която работи всеки компонент, е „ Логически порти “. Тъй като концепцията за логически порти е внедрена във всяка функционалност като интегрални схеми, сензори, комутационни цели, микроконтролери и процесори, криптиране и декриптиране и други. В допълнение към тях, има широки приложения на Logic Gates. Има много видове логически порти като Adder, Subtractor, Full Събирач , Пълен изваждач, половин изваждач и много други. И така, тази статия предоставя колективна информация за половин верига на извадител , половин изваждаща таблица на истината , и свързани понятия.
Какво е Half Subtractor?
Преди да обсъдим половината извадител, трябва да знаем двоичното изваждане. При двоично изваждане процесът на изваждане е подобен на аритметичното изваждане. При аритметично изваждане се използва основната числова система 2, докато при двоично изваждане се използват двоични числа за изваждане. Получените членове могат да се обозначат с разликата и да се заемат.
Половината изваждащ елемент е най-същественият комбинационна логическа схема който се използва в цифрова електроника . По принцип това е електронно устройство или с други думи, можем да го кажем като логическа схема. Тази схема се използва за изваждане на две двоични цифри. В предишната статия вече обсъдихме концепциите за половин суматор и пълна схема на суматор който използва двоични числа за изчисление. По същия начин веригата за изваждане използва двоични числа (0,1) за изваждане. Веригата на половината извадител може да бъде изградена с две логически порти, а именно NAND и EX-OR порти . Тази схема дава два елемента като разликата, както и заемите.
Както при двоичното изваждане, главната цифра е 1, ние можем да генерираме заем, докато изваждането 1 е по-добро от минута 0 и поради това ще е необходимо заемане. Следващият пример дава двоично изваждане на два двоични бита.
Първа цифра | Втора цифра | Разлика | Взимам на заем |
0 | 0 | 0 | 0 |
1 | 0 | 1 | 0 |
0 | 1 | 1 | 1 |
1 | 1 | 0 | 0 |
В горното изваждане двете цифри могат да бъдат представени с A и B. Тези две цифри могат да бъдат извадени и дават получените битове като разлика и заем.
Когато наблюдаваме първите два и четвърти реда, разликата между тези редове, тогава разликата и заемането са подобни, защото изваждането е по-малко от минутата. По същия начин, когато наблюдаваме третия ред, стойността на минута се изважда от изваждането. Така че разликата и заемните битове са 1, защото цифрата за изваждане е по-добра от цифрата за минута.
Тази комбинационна схема е основен инструмент за всякакъв вид цифрова схема да знае възможните комбинации от входове и изходи. Например, ако извадителят има два входа, резултантните изходи ще бъдат четири. O / p на половината извадител е споменато в таблицата по-долу, което ще означава бит за разлика, както и бит за заем. Обяснението на таблицата за истинност на схемата може да бъде направено чрез използване на логически портали като EX-OR логическа порта и операция AND gate, последвана от NOT gate.
Решаване на таблицата на истината с помощта K-Map е показано по-долу.
половин извадител k карта
The половин израз на извадител използвайки таблица на истината и K-map може да бъде изведена като
Разлика (D) = ( x’y + xy ')
= x ⊕ y
Заем (B) = x’y
Логическа схема
The половин извадител логическа схема може да се обясни с помощта на логическите порти:
- 1 XOR порта
- 1 НЕ порта
- 1 И порта
Представянето е
Половин изваждащ логически кръг
Блокова диаграма на половин изваждач
Блоковата диаграма на полуизваждача е показана по-горе. Необходими са два входа, както и два изхода. Тук входовете са представени с A&B, а изходите са Difference и Borrow.
Горната схема може да бъде проектирана с порти EX-OR & NAND. Тук портата NAND може да бъде изградена чрез използване на порти AND и NOT. Така че ние се нуждаем от три логически порта, за да направим половината схема на извадител, а именно порта EX-OR, NOT gate и NAND gate.
Комбинация от И и НЕ порта създава различна комбинирана порта, наречена NAND Gate. Изходът на Ex-OR порта ще бъде бит за разлика, а изходът на NAND Gate ще бъде бит за заемане за същите входове A&B.
И-порта
AND-порта е един вид цифрова логическа порта с множество входове и един изход и въз основа на комбинациите от входове ще изпълнява логическата връзка. Когато всички входове на тази порта са високи, тогава изходът ще бъде висок, в противен случай изходът ще бъде нисък. Логическата диаграма на AND порта с таблица на истината е показана по-долу.
И Таблица за порта и истина
НЕ Порта
NOT-gate е един вид цифрова логическа порта с един вход и въз основа на входа изходът ще бъде обърнат. Например, когато входът на NOT порта е висок, тогава изходът ще бъде нисък. Логическата диаграма на NOT-gate с таблицата на истината е показана по-долу. Използвайки този тип логическа порта, можем да изпълним NAND и NOR порти.
НЕ Таблица за порта и истина
Ex-OR Gate
Портата Exclusive-OR или EX-OR е един вид цифрова логическа порта с 2 входа и единичен изход. Работата на тази логическа порта зависи от ИЛИ портата. Ако някой от входовете на тази порта е висок, тогава изходът на портата EX-OR ще бъде висок. Таблицата на символите и истината на EX-OR са показани по-долу.
XOR Порта и таблица за истината
Половината изваждаща верига, използваща Nand Gate
Проектирането на извадителя може да бъде направено от използвайки логически порти като портата NAND и портата Ex-OR. За да проектираме тази половин верига за изваждане, трябва да знаем двете концепции, а именно разлика и заем.
Половината изваждаща верига, използваща Nand Gate
Ако наблюдаваме внимателно, е доста ясно, че разнообразието от операции, изпълнявани от тази верига, което е точно свързано с операцията EX-OR порта. Следователно можем просто да използваме портата EX-OR, за да направим разлика. По същия начин, заемът, произведен от половината суматор, може просто да бъде постигнат, като се използва комбинацията от логически порти като AND-gate и NOT-gate.
Този HS може да бъде проектиран и с използване на NOR портали, където за конструкцията са необходими 5 NOR порта. Половината извадител на електрическата схема, използваща NOR порти, е показана като:
Половин изваждач, използващ Nor Gates
Таблица на истината
Първи бит | Втори бит | Разлика (EX-OR Out) | Взимам на заем (NAND излиза) |
0 | 0 | 0 | 0 |
1 | 0 | 1 | 0 |
0 | 1 | 1 | 1 |
1 | 1 | 0 | 0 |
VHDL и Testbench код
VHDL кодът за половината изваждащ се обяснява по следния начин:
библиотека IEEE
използвайте IEEE.STD_LOGIC_1164.ALL
използвайте IEEE.STD_LOGIC_ARITH.ALL
използвайте IEEE.STD_LOGIC_UNSIGNED.ALL
обект Half_Sub1 е
Порт (a: в STD_LOGIC
b: в STD_LOGIC
HS_Diff: излиза STD_LOGIC
HS_Borrow: излиза STD_LOGIC)
край Half_Sub1
архитектура Поведение на Half_Sub1 е
започнете
HS_Diff<=a xor b
HS_Borrow<=(not a) and b
The код на изпитвателен стенд за HS е обяснено по-долу:
БИБЛИОТЕКА IEEE
ИЗПОЛЗВАЙТЕ ieee.std_logic_1164.ALL
ENTITY HS_tb Е
END HS_tb
АРХИТЕКТУРА HS_tb НА HS_tb Е
КОМПОНЕНТ HS
ПОРТ (a: IN std_logic
b: В std_logic
HS_Diff: ИЗВЪН std_logic
HS_Borrow: OUT std_logic
)
КРАЙНА КОМПОНЕНТА
сигнал a: std_logic: = ‘0’
сигнал b: std_logic: = ‘0’
сигнал HS_Diff: std_logic
сигнал HS_Borrow: std_logic
НАЧАЛО
ново: HS PORT MAP (
a => a,
b => b,
HS_Diff => HS_Diff,
HS_borrow => HS_borrow
)
stim_proc: процес
започнете
да се<= ‘0’
б<= ‘0’
изчакайте 30 ns
да се<= ‘0’
б<= ‘1’
изчакайте 30 ns
да се<= ‘1’
б<= ‘0’
изчакайте 30 ns
да се<= ‘1’
б<= ‘1’
изчакайте
краен процес
КРАЙ
Пълен извадител, използващ половината изваждач
Пълният извадител е комбинирано устройство, което управлява функцията за изваждане чрез използване на два бита и е минус и изваждане. Схемата разглежда заемането на предишния изход и има три входа с два изхода. Трите входа са minuend, subtrahend и входът, получен от предишния изход, който е заем, а двата изхода са разликата и заемът.
Пълна логическа диаграма за изваждане
Таблицата на истината за пълен извадител е
Входове | Изходи | |||
х | Y. | Ин | FS_Diff | FS_Borrow |
0 | 0 | 0 | 0 | 0 |
0 | 0 | 1 | 1 | 1 |
0 | 1 | 0 | 1 | 1 |
0 | 1 | 1 | 0 | 1 |
1 | 0 | 0 | 1 | 0 |
1 | 0 | 1 | 0 | 0 |
1 | 1 | 0 | 0 | 0 |
1 | 1 | 1 | 1 | 1 |
С горната таблица на истината, логическата диаграма и схемите за вериги за изпълнение на пълен субтрактор, използващ половината субтрактори, е показана по-долу:
Пълен извадител, използващ HS
Предимства и ограничения на половината изваждач
Предимствата на половината изваждач са:
- Внедряването и изграждането на тази схема е лесно и лесно
- Тази схема консумира минимална енергия при цифрова обработка на сигнала
- изчислителните функционалности могат да се изпълняват при подобрени скорости
Ограниченията на тази комбинационна схема са:
Въпреки че има обширни приложения на половин извадител в много операции и функционалности, има малко ограничения и те са:
- Веригите на половин извадител няма да приемат „Взимане“ от предишните изходи, когато това е решаващият недостатък на тази схема
- Тъй като много приложения в реално време работят върху изваждането на многобройни битове, половината изваждащи устройства не притежават никаква възможност за изваждане на много битове
Приложения на Half Subtractor
Приложенията на половината изваждащи включват следното.
- Половината извадител се използва за намаляване на силата на аудио или радио сигнали
- Не може да бъде използва се в усилватели за намаляване на изкривяването на звука
- Половината изваждащ елемент е използва се в ALU на процесора
- Може да се използва за увеличаване и намаляване на операторите и също така изчислява адресите
- Половината извадител се използва за изваждане на най-малко значимите номера на колони. За изваждане на многоцифрени числа може да се използва за LSB.
Следователно, от горната теория за половината изваждачи, най-накрая можем да затворим, че използвайки тази схема, можем да извадим от един двоичен бит от друг, за да осигурим изходи като Разлика и Заем. По подобен начин можем да проектираме половината изваждач, използвайки NAND порта, както и NOR порта. Другите понятия, които трябва да бъдат известни, са това, което е половината изваждащ код Verilog и как може да се начертае схематичната диаграма на RTL?